TSMC улучшила технологию упаковки чипов CoWoS

Тайваньская полупроводниковая кузница TSMC активно применяет метод 2,5D-упаковки чипов CoWoS (chip on wafer on substrate), с помощью которого, например, компания выпускает GPU NVIDIA Volta с памятью HBM на общей подложке. Как сообщает Digitimes, компания добилась успехов в совершенствовании CoWoS с прицелом на различные высокопроизводительные вычислительные решения (HPC).

Как сообщают источники, завод, использующий четвёртое поколение процесса CoWoS, приступит к массовому выпуску продукции в 2019 году. Также ожидается, что в 2020 году TSMC представит пятое поколение своего процесса CoWoS, которое будет поддерживать в три раза более крупные дизайны — это пригодится для высокопроизводительных решений для серверного рынка и растущего спроса на ускорители ИИ.

По данным источников, обновлённая упаковка CoWoS уже привлекла заказы от американских разработчиков графических ускорителей и программируемых чипов, а также крупных фирм, базирующихся в Китае. Сообщается, что TSMC также продвигает свою бизнес-модель, включающую не только производство чипов, но и их упаковку, чтобы заполучить больше заказов от крупнейших мировых производителей устройств (это удобно заказчикам и снижает их издержки).

TSMC улучшила технологию упаковки чипов CoWoS

NVIDIA Tesla P100 (пример упаковки TSMC CoWoS, GPU и HBM)

Большая часть продуктов CoWoS, как сообщает TSMC, относится к 16-нм кристаллам, но в 2018 году компания также начала разработку процесса CoWoS для 7-нм норм. Усовершенствованная технология CoWoS, разработанная TSMC, является частью усилий предприятия по дальнейшему расширению возможностей в области передовой упаковки чипов. Помимо CoWoS, компания также развивает InFO (integrated fan-out), SoIC (system-on-integrated-chips) и WoW (wafer-on-wafer).

Источник

Каким будет музыкальный рынок через 10 лет